توضیحات

برد FPGA ارزان قیمت سری Zynq 7000

برد BX71 ZYNQ یک برد توسعه حرفه‌ای و قدرتمند بر پایه چیپ Xilinx ZYNQ-7000 است که ترکیبی از پردازنده ARM و FPGA را در یک تراشه فراهم می‌کند. این برد مناسب توسعه‌دهندگان، مهندسان سخت‌افزار و نرم‌افزار است که نیاز به پردازش موازی با انعطاف‌پذیری بالا دارند.

ویژگی‌های کلیدی برد FPGA

 دو نسخه چیپ ZYNQ-7000:

    • نسخه 7010: مدل XC7Z010CLG400-2I

    • نسخه 7020: مدل XC7Z020CLG400-2I

  • حافظه DDR3 با پهنای باس 16 بیت و مدل MT41K256M16 RE-125 برای عملکرد پایدار و سریع

  • دکمه و LED روی هر دو بخش پردازنده (PS) و منطق برنامه‌ریزی‌شونده (PL) برای کاربردهای کاربرپسند

  • پورت سریال UART1 به همراه چیپ مبدل USB به UART (CH9102F) جهت آسانی اتصال به کامپیوتر

  • ساعت دقیق 50 مگاهرتز برای منطق FPGA

  • سطح ولتاژ قابل تنظیم (1.8V یا 3.3V) در PS IO Banks جهت تطابق با نیازهای پروژه

  • پشتیبانی از شبکه گیگابیت اترنت (Gigabit Ethernet) با پروتکل RGMII متصل به بخش FPGA برای ارتباط سریع و پایدار

  • خروجی ویدیو HDMI با استاندارد TMDS از طریق FPGA برای پروژه‌های تصویری

  • در نسخه 7020 پشتیبانی از نمایشگر TFT از طریق رابط LCD اختصاصی

مشخصات فنی برد FPGA

بخش مشخصات
پردازنده (SoC) Xilinx ZYNQ-7000 (7010 یا 7020)
حافظه RAM DDR3، مدل MT41K256M16 RE-125، 16 بیت
دکمه PS متصل به پین MIO47، فعال با سطح پایین (Low)
LED PS متصل به پین MIO0، فعال با سطح بالا (High)
UART Debug UART1 (MIO48, MIO49) با چیپ CH9102F USB-to-UART
ساعت PL 50MHz متصل به پین U18
دکمه PL (ریست) متصل به پین T19، فعال با سطح پایین (Low)
LED PL متصل به پین T10، فعال با سطح بالا (High)
رابط شبکه گیگابیت اترنت (Gigabit Ethernet) با پروتکل RGMII، متصل به بخش PL
خروجی ویدیو HDMI رابط HDMI/DVI TX از طریق FPGA، استاندارد TMDS
رابط LCD (نسخه 7020) اتصال به TFT با 16 خط رنگ و سیگنال‌های ساعت، PWM، HS، VS
ولتاژ PS IO Banks قابل تنظیم بین 1.8V و 3.3V با تنظیم سخت‌افزاری FB9/FB10 و FB1/FB11

اطلاعات فنی و سخت افزاری

📺 رابط HDMI TX

  • خروجی ویدیو HDMI از سمت PL

  • استاندارد سطح: TMDS_33

  • تنها پایه‌های مثبت (P-end) نیاز به constraint دارند

set_property PACKAGE_PIN N18 [get_ports hdmi1_clk_p]
set_property IOSTANDARD TMDS_33 [get_ports hdmi1_clk_p]

🌐 رابط اترنت (Gigabit Ethernet)

  • متصل به PL، قابل استفاده هم برای PS و هم برای FPGA

  • پروتکل: RGMII

  • شامل پین‌های:

    • RGMII_0_td[x], RGMII_0_rd[x], RGMII_0_tx_ctl, RGMII_0_rx_ctl, ...

    • پین کنترل MDIO، MDC، ریست، کلاک اترنت

🔘 دکمه و LED سمت PL (Programmable Logic)

  • دکمه ریست (PL Reset):

    • متصل به پین T19

set_property PACKAGE_PIN T19 [get_ports reset_n]
set_property IOSTANDARD LVCMOS33 [get_ports reset_n]
  • LED PL Side:

    • متصل به پین T10

set_property PACKAGE_PIN T10 [get_ports PL_LED]
set_property IOSTANDARD LVCMOS33 [get_ports PL_LED]

⏲️ کلاک (Clock)

  • ساعت PL با فرکانس 50MHz

  • اتصال به پین U18

set_property PACKAGE_PIN U18 [get_ports clk50m]
set_property IOSTANDARD LVCMOS33 [get_ports clk50m]

🧠 ورودی/خروجی‌های PS (Processing System)

  • دکمه کاربر (User Button):

    • متصل به پین MIO47

    • فشردن → سطح پایین (Low)، رها کردن → سطح بالا (High)

  • LED PS Side:

    • متصل به پین MIO0

    • روشن با سطح بالا (High)، خاموش با سطح پایین (Low)

  • UART1 (PS Debug Serial):

    • پین‌ها: MIO48 و MIO49

    • دارای چیپ CH9102F برای تبدیل UART به USB

⚡ استاندارد سطح ولتاژ PS IO Banks

  • PS Bank 0:

    • قابلیت انتخاب بین 1.8V یا 3.3V از طریق لحیم‌کاری FB9 / FB10.

    • به‌صورت پیش‌فرض: FB10 لحیم شده (ولتاژ 3.3V)

  • PS Bank 1:

    • قابلیت انتخاب بین 1.8V یا 3.3V از طریق FB11 / FB1.

    • به‌صورت پیش‌فرض: FB11 لحیم شده (ولتاژ 3.3V)

PS IO Bank level standard PS IO Bank level standard

💾 حافظه DDR3

  • نوع: MT41K256M16 RE-125

  • پهنای باس: 16 بیت

  • هنگام تنظیم در ابزار Zynq باید این مدل انتخاب شود.

دانلود اطلاعات فنی، شماتیک و دیاگرام

Core board schematic diagram (دانلود)

Core board component location diagram (دانلود)

Core board pin information table (دانلود)

Pin information table for connecting the core board to the EDA-V3 expansion board (دانلود)

CH9102F USB to serial port driver (دانلود)

دانلود سورس کد ها بر اساس ویوادو نسخه 2018.3

[Bare Metal] Configure BX71 as a USB flash drive (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

[Bare Metal] Bare Metal Running LWIP Template 7010 (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

[Bare Metal] Bare Metal Running LWIP Template 7020 (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

【Logic】Using FPGA to realize HDMI display (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

【Logic】 Verilog implements UDP protocol loopback transmission 7010 (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

【Logic】Verilog implements UDP protocol loopback transmission 7020 (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

【Logic】Binocular OV image acquisition Ethernet transmission source code (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

[System] Vivado project 020 corresponding to the core board factory system (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

[System] Vivado project 010 corresponding to the core board factory system (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

【System】PetaLinux configuration source code (جهت دریافت فایل مربوطه به پیشتیبانی سایت پیام دهید.)

BX71_V-_Bottom

BX71_V3_Top